İşlere Göz Atın

Bir Proje İlan Edin

Hire Freelancers

Design block in VHDL

$250-750 USD

Kapalı

İlan edilme:

6 yıldan fazla önce

$250-750 USD

Teslimde ödenir

Mirror unit receives data stream via Avalon ST interface which is buffered and processed if necessary. Each steam starts with Control packet which contains description about the image like interlacing, width and height or definition of the data received (Altera's VIP has it's own protocol, it is assumed that you familiar with it). Please read attached document for more detailed description. Only experienced designers with proven record and positive feadback.

Proje No: 14736654

Proje hakkında

2 teklif

Uzaktan proje

Son aktiviteden bu yana geçen zaman 7 yıl önce

Biraz para mı kazanmak istiyorsunuz?

E-posta adresi

Freelancer'da teklif vermenin faydaları

Bütçenizi ve zaman çerçevenizi belirleyin

Çalışmanız için ödeme alın

Teklifinizin ana hatlarını belirleyin

Kaydolmak ve işlere teklif vermek ücretsizdir

2 freelancers are bidding on average $528 USD for this job

VIETNAM bayrağı

I am very suitable for this job because: - Worked with Altera - Understand the your specfication - Familar with VHDL/FPGA IMPORTANT: 100% JOB COMPLETED! Relevant Skills and Experience FPGA/VHDL/Verilog Testing skill (testbench) Proposed Milestones $333 USD - the whole work

$333 USD 5 gün içinde

4,9

(73 değerlendirme)

6,1

6,1

Buna benzer bir proje ilan edin

Müşteri hakkında

Haifa, Israel

4,7

24

Ödeme yöntemi onaylandı

Kas 29, 2010 tarihinden bu yana üye

Müşteri Doğrulaması

Bu müşterinin diğer işleri

Initial configuration and customization of SuiteCRM installation

Need to write short "About" about my company - open to bidding

Dome camera body/case

Benzer işler

Object Detection & Live Streaming System on Zybo Z7 Board

FPGA-Based Object Detection & Live Streaming System

Object Detection & Live Streaming System on Zybo Z7 Board

FPGA-Based Object Detection & Live Streaming System

FSM Tool Diagram Design

Intermediate/Advanced ChessAI for FPGA using System Verilog and Vitis

Alchitry Labs 2-Player Game Coding

$3-10 SGD / hour

FPGA Design for High-Speed Data Transfer

FSM Tool Diagram Design

Intermediate/Advanced ChessAI for FPGA using System Verilog and Vitis

State Machine Diagram for FSM

Alchitry Labs 2-Player Game Coding

$3-10 SGD / hour

State Machine Diagram for FSM

FPGA Design for High-Speed Data Transfer

FPGA-Based Object Detection & Live Streaming System

FSM Tool Diagram Design

Alchitry Labs 2-Player Game Coding

$3-10 SGD / hour

Object Detection & Live Streaming System on Zybo Z7 Board

FPGA Design for High-Speed Data Transfer

Intermediate/Advanced ChessAI for FPGA using System Verilog and Vitis

Buna benzer bir proje ilan edin

Teşekkürler! Ücretsiz kredinizi talep etmeniz için size bir bağlantı gönderdik.

E-postanız gönderilirken bir şeyler yanlış gitti. Lütfen tekrar deneyin.

Ön izleme yükleniyor

Coğrafik konum için izin verildi.

Giriş oturumunuzun süresi doldu ve çıkış yaptınız. Lütfen tekrar giriş yapın.